【摘要】针对高分辨率实时信号处理中大规模矩阵转置的现场可编程门阵列（ＦＰＧＡ）实现难题，本文创新性地提出一种基于分块处理的低资源、高吞吐率转置架构。 该架构采用“子方块内部转置”与“全局地址重组输出”两步法，将资源需求从与矩阵规模相关优化为仅与小块尺寸相关的恒定值。 据此设计的硬件架构，采用精密地址生成与“分块＋乒乓”流水线机制，实现了高效连续处理。 在 Ｘｉｌｉｎｘ Ｖ７ 系列 ＦＰＧＡ 上对 ６４Ｋ×６４Ｋ 矩阵的测试表明：相较传统“分段乒乓”方案，本架构的块随机存取存储器（ＢＲＡＭ）占用由 １ ０２４ 个降至８个，资源节省率达９９％；查找表（ＬＵＴ）和触发器（ＦＦ）资源占用节省约５９％，同时维持５.８１ ＧＢ／ｓ的高吞吐率。 本研究为突破ＦＰＧＡ片内资源限制、处理超大规模数据提供了高效工程解决方案。