【摘要】随着数字信号处理、通信系统和人工智能等领域的快速发展，高效的数字运算单元成为现代数字电路研究的重要内容。除法运算因其复杂度高、硬件资源消耗大、延迟长等特点，成为数字电路设计中的难点。 本文首先基于现场可编程逻辑门阵列（ＦＰＧＡ）平台，采用不恢复余数法设计并实现了一种 ３２ 位二进制整数除法器。 通过并行化设计，优化了除法器的计算效率，减少了计算步骤，提升了性能。 其次，概述了现有除法算法的研究进展，分析了不恢复余数法的优势及其在 ＦＰＧＡ 上的实现潜力。 再次，详细介绍了并行化设计的思路，利用 Ｖｅｒｉｌｏｇ 代码实现了 ３２ 位整数二进制除法器，并通过仿真实验验证了其功能正确性。 实验结果表明：该除法器在 ３２ 个时钟周期内能够准确完成除法运算，且并行化设计有效降低了计算延迟。 最后，本文探讨了流水线设计的可能性，提出了通过优化时序控制和增加寄存器来进一步提升除法器性能的设想。 本文的研究为高效除法器的 ＦＰＧＡ 实现提供了新的思路，具有一定的应用价值。